截至 2026-07-10第 3 级
电路中途测量与快速反馈
电路中途测量（mid-circuit measurement）在电路仍在运行时读取量子比特，使经典控制门和动态电路成为可能——这是量子计算中真正的if语句。
这是什么意思
CX门不是if语句——它不包含任何测量，只是让两个量子比特纠缠。但量子电路确实有真正的if：在电路中途测量一个量子比特，并根据经典结果对另一个量子比特施加门操作（例如Qiskit的if_test，当两个测量位都为1时施加X门）。这需要快速反馈，而且整个环路必须装进相干时间窗口内：读出（readout）、信号向上传播（约50–100纳秒）、经典判决、信号向下传播（约50–100纳秒）、施加门（10–50纳秒）——总计数百纳秒到数微秒，而相干时间只有数百微秒。光每纳秒只走约30厘米，所以连电缆长度都要计入时序预算。操作系统下的普通CPU是非确定性的（调度器、中断、I/O），因此判决由FPGA完成——FPGA的逻辑被综合为真实电路，具有确定性的时钟周期时序，ADC到FPGA的通路可以在同一个时钟周期内完成解调、阈值判决并发出门指令。教科书里的测量是非破坏性的，但真实读出可能摧毁状态：QND（量子非破坏）测量是许多商用机器默认不保证的性质。一个简单的应用是主动复位——先测量，如果不是0，就用脉冲把它推回0，而不是干等。生活类比
CX门不是if语句——它里面根本没有测量！但量子电路确实有真正的if：在中途测量，如果结果是1，就对另一个量子比特施加门。关键是沙漏法则：量子比特就是一个沙漏，在沙子（相干性）漏完之前，你必须读出量子比特、把信号送上去、让计算机做决定、把命令送下来、再施加门——全部完成。光每纳秒只走约30厘米，所以连电缆长度都要算进预算。而做决定的是FPGA，不是普通CPU，因为它必须确定性地快。主动复位是最简单的例子：先测量，如果量子比特不是0，就把它推回0，而不是干等。
词源记忆：QND的非破坏，汉字是"非破坏"（非=不 + 破坏=毁坏）——"不摧毁状态的测量"；demolition来自拉丁语de-（"向下"）+ moliri（"筑造、推倒"）。延迟（latency）是"迟延"（迟=缓慢 + 延=拉长），来自拉丁语latere（"隐藏"）——"隐藏的时间间隔"。反馈是"馈还"（馈=喂养 + 还=返回），把输出送回输入——在量子计算中，测量结果决定下一个门。FPGA即Field-Programmable Gate Array，"现场可编程门阵列"，像软件一样重写的硬件。
常见误解
- 教科书里的测量是非破坏性的——再测一次总得到同样的值。但真实读出可能是破坏性的：数值读对了，量子比特却不一定留在那个状态。QND（量子非破坏）是2024–2025年许多商用机器默认不保证的性质——因为非QND的读出更容易校准。
- CX不是经典if语句——其内部没有测量；它在控制比特状态仍未确定的情况下让两个量子比特纠缠。
- 电路中途测量不是免费的：读出误差可能把经典分支引向错误方向，反馈环路消耗相干时间，非QND读出还使被测量子比特难以复用。动态电路很强大，但绝不免费。
要点总结
- 延迟预算：读出 + 约50–100纳秒信号上行 + 纳秒级经典判决（FPGA）+ 50–100纳秒下行 + 10–50纳秒施加门——全部要在数百微秒的相干时间内完成。
- 光每纳秒约走30厘米（差不多一英尺）——电缆长度是纳秒级同步计算的一部分。
- 做反馈判决的是FPGA而非普通CPU：FPGA逻辑被综合为电路、时序确定，而操作系统下的CPU无法保证50纳秒。
- 动态电路已达到实用规模——一次模拟实验中每个Trotter步骤的双量子比特门减少了28%——主动复位通过测量后翻转回0来节省电路启动时间。
检验你的理解
CX门与经典if语句的根本区别是什么？
- A.CX门比任何经典分支指令都执行得快
- B.CX门不含测量——它在控制比特状态仍未确定时让两个量子比特纠缠
- C.CX门先测量控制比特，只有结果为1时才翻转目标比特
- D.CX门只能在电路的最末端施加
查看答案
答案: B. CX门不含测量——它在控制比特状态仍未确定时让两个量子比特纠缠
原因: if语句需要读取一个值，而CX里没有任何测量。CX之后控制比特的状态仍未确定，目标比特只是与它纠缠——应当理解为entangle(q0, q1)，而不是if (q0 == 1) flip(q1)。真正的量子if是电路中途测量加上随后的经典控制门。
快速反馈系统为什么用FPGA而不是普通CPU来做经典判决？
- A.FPGA的时钟频率比任何CPU都高
- B.FPGA能在内存里存更多校准数据
- C.FPGA逻辑被综合为电路，具有确定性的纳秒级时序，而操作系统下的CPU因调度器、中断和I/O而非确定
- D.CPU无法与读出电子设备物理连接
查看答案
答案: C. FPGA逻辑被综合为电路，具有确定性的纳秒级时序，而操作系统下的CPU因调度器、中断和I/O而非确定
原因: Windows/macOS/Linux下的CPU因调度器、中断和I/O而时序非确定，无法保证约50纳秒内做出判决。FPGA不"执行代码"——其VHDL/Verilog逻辑被综合成真实电路，因此ADC到FPGA的通路能在确定性的时钟周期内完成解调、阈值判决并发出门指令。
先修概念
Dynamic-circuit capability and QND-by-default vendor behavior are current-state claims (2024-2026) and will change; physics of classically-controlled gates itself is standard. Re-verified 2026-07-10: no material drift.