A fecha de 2026-07-10Nivel 3

Medición a mitad de circuito y fast feedback

La medición a mitad de circuito (mid-circuit measurement) lee un qubit mientras el circuito sigue ejecutándose, habilitando puertas controladas clásicamente y circuitos dinámicos — el verdadero if de la computación cuántica.

Qué significa

Una puerta CX no es un if — no contiene ninguna medición y simplemente entrelaza dos qubits.Pero los circuitos cuánticos sí tienen un if de verdad: medir un qubit a mitad del circuito y, condicionado al resultado clásico, aplicar una puerta a otro qubit (p.ej., el if_test de Qiskit aplicando X cuando ambos bits medidos valen 1).Esto exige fast feedback, y el bucle completo debe caber dentro de la ventana de coherencia: lectura (readout), propagación de la señal hacia arriba (~50–100 ns), decisión clásica, propagación de vuelta hacia abajo (~50–100 ns) y aplicación de la puerta (10–50 ns) — cientos de nanosegundos a microsegundos en total, frente a un tiempo de coherencia de cientos de microsegundos.La luz recorre solo unos 30 cm por nanosegundo, así que hasta la longitud de los cables entra en el presupuesto temporal.Las CPU ordinarias bajo un sistema operativo son no deterministas (planificadores, interrupciones, E/S), así que la decisión la toman las FPGA, cuya lógica se sintetiza como circuitería con temporización determinista por ciclo de reloj — la ruta ADC-a-FPGA puede demodular, umbralizar y emitir la orden de puerta dentro del mismo ciclo de reloj.La medición de los libros de texto es no destructiva, pero la lectura real puede destruir el estado: la QND (quantum non-demolition) es una propiedad que muchas máquinas comerciales no garantizan por defecto.Una aplicación sencilla es el reset activo — medir primero y, si el qubit no está en 0, devolverlo a 0 con un pulso en lugar de esperar.

Analogía cotidiana

Una puerta CX NO es un if — ¡no hay ninguna medición dentro! Pero los circuitos cuánticos sí tienen un if de verdad: medir en medio y, si el resultado es 1, aplicar una puerta a otro qubit. La trampa es la regla del reloj de arena: un qubit es un reloj de arena, y antes de que la arena (la coherencia) se agote hay que leer el qubit, enviar la señal hacia arriba, dejar que el ordenador decida, devolver la orden hacia abajo y aplicar la puerta — todo eso. La luz solo recorre unos 30 cm por nanosegundo, así que hasta la longitud de los cables entra en el presupuesto. Y quien decide es una FPGA, no una CPU normal, porque debe ser rápida de forma determinista. El reset activo es el ejemplo fácil: medir primero y, si el qubit no está en 0, empujarlo de vuelta a 0 en lugar de esperar.
Ancla etimológica: demolition viene del latín de- («hacia abajo») + moliri («construir, derribar») — la medición non-demolition significa literalmente leer el estado sin derribarlo. Latencia viene del latín latere, «estar oculto» — el intervalo de tiempo oculto entre causa y efecto. El feedback es la salida realimentada como entrada: en cuántica, el resultado de la medición elige la siguiente puerta. FPGA = Field-Programmable Gate Array — hardware que se recablea como si fuera software.

Errores comunes

  • La medición de los libros de texto es no destructiva — mide de nuevo y obtendrás el mismo valor. Pero la lectura real puede ser destructiva: el valor se lee correctamente, pero el qubit no necesariamente permanece en ese estado. La QND (quantum non-demolition) es una propiedad que muchas máquinas comerciales de 2024–2025 NO garantizan por defecto, porque una lectura no-QND es más fácil de calibrar.
  • CX no es un if clásico — dentro no ocurre ninguna medición; entrelaza los qubits mientras el estado del qubit de control permanece indeterminado.
  • La medición a mitad de circuito no es gratis: los errores de lectura pueden desviar la rama clásica, el bucle de feedback consume tiempo de coherencia, y una lectura no-QND dificulta reutilizar el qubit medido. Los circuitos dinámicos son potentes, pero nunca gratuitos.

Puntos clave

  • Presupuesto de latencia: readout + ~50–100 ns de señal hacia arriba + decisión clásica a escala de nanosegundos (FPGA) + 50–100 ns hacia abajo + 10–50 ns de puerta — todo dentro de una coherencia de cientos de microsegundos.
  • La luz recorre unos 30 cm (aproximadamente un pie) por nanosegundo — la longitud de los cables forma parte del cálculo de sincronización a nanosegundos.
  • Las FPGA, no las CPU ordinarias, toman la decisión de feedback: su lógica se sintetiza como circuitería con temporización determinista, mientras que una CPU bajo un SO no puede garantizar 50 ns.
  • Los circuitos dinámicos alcanzaron la escala de utilidad — un experimento de simulación redujo las puertas de dos qubits un 28% por paso de Trotter — y el reset activo ahorra tiempo de arranque midiendo y devolviendo a 0.

Comprueba tu comprensión

¿Qué hace que una puerta CX sea fundamentalmente distinta de un if clásico?

  1. A.Una puerta CX se ejecuta más rápido que cualquier instrucción de salto clásica
  2. B.Una puerta CX no contiene medición — entrelaza los qubits mientras el estado del qubit de control permanece indeterminado
  3. C.Una puerta CX mide primero el qubit de control y solo invierte el objetivo si el resultado es 1
  4. D.Una puerta CX solo puede aplicarse al final del circuito
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Respuesta: B. Una puerta CX no contiene medición — entrelaza los qubits mientras el estado del qubit de control permanece indeterminado

Por qué: Un if exige leer un valor, pero CX no contiene medición alguna. Tras CX, el estado del qubit de control sigue indeterminado; el objetivo simplemente queda entrelazado con él — piensa en entangle(q0, q1), no en if (q0 == 1) flip(q1). El verdadero if cuántico es una medición a mitad de circuito seguida de una puerta controlada clásicamente.

¿Por qué los sistemas de fast feedback usan FPGA en lugar de CPU ordinarias para la decisión clásica?

  1. A.Las FPGA tienen frecuencias de reloj más altas que cualquier CPU
  2. B.Las FPGA pueden guardar más datos de calibración en memoria
  3. C.La lógica de la FPGA se sintetiza como circuitería con temporización determinista a escala de nanosegundos, mientras que las CPU bajo un SO son no deterministas (planificadores, interrupciones, E/S)
  4. D.Las CPU no pueden conectarse físicamente a la electrónica de lectura
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Respuesta: C. La lógica de la FPGA se sintetiza como circuitería con temporización determinista a escala de nanosegundos, mientras que las CPU bajo un SO son no deterministas (planificadores, interrupciones, E/S)

Por qué: Una CPU bajo Windows/macOS/Linux no puede garantizar una decisión en ~50 ns porque planificadores, interrupciones y E/S hacen su temporización no determinista. Una FPGA no «ejecuta código» — su lógica VHDL/Verilog se sintetiza en circuitería real, de modo que la ruta ADC-a-FPGA puede demodular, umbralizar y emitir la orden de puerta dentro de un ciclo de reloj determinista.

Se apoya en

Medición cuánticaPuerta CNOT

Dynamic-circuit capability and QND-by-default vendor behavior are current-state claims (2024-2026) and will change; physics of classically-controlled gates itself is standard. Re-verified 2026-07-10: no material drift.

Apréndelo con la práctica

Este concepto forma parte de un plan de 46 niveles, con un simulador interactivo y Lumen, un tutor cuyas respuestas se verifican antes de mostrarse. Los niveles 1–5 son gratuitos.

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