中間測定とファストフィードバック
中間測定（mid-circuit measurement）は回路の実行中に量子ビットを読み出し、古典制御ゲートと動的回路を可能にします — 量子コンピューティングの本物のif文です。
どういう意味か
CXゲートはif文ではありません — 測定を一切含まず、2つの量子ビットをもつれさせるだけです。しかし量子回路には本物のif文があります: 回路の途中で量子ビットを測定し、その古典的な結果に応じて別の量子ビットにゲートを適用するのです（例: Qiskitのif_testで、測定された2ビットがともに1のときXを適用）。これにはファストフィードバックが必要で、ループ全体がコヒーレンスの窓に収まらなければなりません: 読み出し（readout）、信号の上り伝搬（約50〜100 ns）、古典的判断、信号の下り伝搬（約50〜100 ns）、ゲート適用（10〜50 ns）— 合計で数百ナノ秒から数マイクロ秒を、数百マイクロ秒のコヒーレンス時間内に終える必要があります。光は1ナノ秒に約30 cmしか進まないため、ケーブル長までタイミング予算に入ります。OS上の通常のCPUは非決定的（スケジューラ・割り込み・I/O）なので、判断はFPGAが担います — FPGAの論理は回路そのものとして合成され、決定的なクロックサイクルのタイミングを持ち、ADC→FPGA経路は同一クロックサイクル内に復調・しきい値判定・ゲート命令の出力を完了できます。教科書の測定は非破壊ですが、実際の読み出しは状態を壊し得ます: QND（量子非破壊）測定は多くの商用機がデフォルトでは保証しない性質です。簡単な応用がアクティブリセットです — まず測定し、0でなければ待つ代わりにパルスで0へ戻します。日常のたとえ
よくある誤解
- 教科書の測定は非破壊です — もう一度測れば必ず同じ値が出ます。しかし実際の読み出しは破壊的であり得ます: 値は正しく読めても、量子ビットがその状態に留まる保証はありません。QND（量子非破壊）は2024〜2025年の商用機の多くがデフォルトでは保証しない性質です — 非QNDの読み出しの方がキャリブレーションが容易だからです。
- CXは古典的なif文ではありません — 内部に測定はなく、制御量子ビットの状態が未確定のまま2つの量子ビットをもつれさせるだけです。
- 中間測定はタダではありません: 読み出し誤りが古典分岐を誤った方向へ導き得ますし、フィードバックループはコヒーレンス時間を消費し、非QND読み出しでは測定した量子ビットの再利用が困難です。動的回路は強力ですが、決して無料ではありません。
要点
- レイテンシ予算: 読み出し + 上り信号 約50〜100 ns + ナノ秒スケールの古典判断（FPGA）+ 下り50〜100 ns + ゲート10〜50 ns — すべてを数百マイクロ秒のコヒーレンス内に収める必要があります。
- 光は1ナノ秒に約30 cm（ほぼ1フィート）進みます — ケーブル長もナノ秒同期の計算の一部です。
- フィードバックの判断は通常のCPUではなくFPGAが行います: FPGAの論理は回路として合成され決定的なタイミングを持ちますが、OS上のCPUは50 nsを保証できません。
- 動的回路はユーティリティスケールに到達し — あるシミュレーション実験ではTrotterステップあたり2量子ビットゲートを28%削減 — アクティブリセットは測定して0へ戻すことで回路の開始時間を節約します。
理解度チェック
CXゲートが古典的なif文と根本的に異なる点は何ですか？
- A.CXゲートはどんな古典分岐命令よりも速く実行される
- B.CXゲートには測定がない — 制御量子ビットの状態が未確定のまま、2つの量子ビットをもつれさせる
- C.CXゲートはまず制御量子ビットを測定し、結果が1のときだけターゲットを反転する
- D.CXゲートは回路の最後にしか適用できない
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答え: B. CXゲートには測定がない — 制御量子ビットの状態が未確定のまま、2つの量子ビットをもつれさせる
理由: if文は値を読む必要がありますが、CXには測定が一切ありません。CXの後も制御量子ビットの状態は未確定のままで、ターゲットはただもつれるだけです — if (q0 == 1) flip(q1) ではなく entangle(q0, q1) と考えるべきです。本物の量子if文は、中間測定とそれに続く古典制御ゲートです。
ファストフィードバックシステムが古典的判断に通常のCPUではなくFPGAを使う理由は何ですか？
- A.FPGAはどのCPUよりもクロック周波数が高いから
- B.FPGAはより多くのキャリブレーションデータをメモリに保存できるから
- C.FPGAの論理は回路として合成され決定的なナノ秒スケールのタイミングを持つ一方、OS上のCPUはスケジューラ・割り込み・I/Oのため非決定的だから
- D.CPUは読み出し電子回路に物理的に接続できないから
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答え: C. FPGAの論理は回路として合成され決定的なナノ秒スケールのタイミングを持つ一方、OS上のCPUはスケジューラ・割り込み・I/Oのため非決定的だから
理由: Windows/macOS/Linux上のCPUはスケジューラ・割り込み・I/Oによってタイミングが非決定的になり、約50 ns以内の判断を保証できません。FPGAはコードを「実行」せず、VHDL/Verilogの論理を実際の回路として合成するため、ADC→FPGA経路は決定的なクロックサイクル内に復調・しきい値判定・ゲート命令出力を完了できます。
前提となる概念
Dynamic-circuit capability and QND-by-default vendor behavior are current-state claims (2024-2026) and will change; physics of classically-controlled gates itself is standard. Re-verified 2026-07-10: no material drift.