Au 2026-07-10Niveau 3

Mesure en cours de circuit et fast feedback

La mesure en cours de circuit (mid-circuit measurement) lit un qubit pendant que le circuit s'exécute encore, permettant les portes contrôlées classiquement et les circuits dynamiques — le vrai if de l'informatique quantique.

Ce que cela signifie

Une porte CX n'est pas un if — elle ne contient aucune mesure et se contente d'intriquer deux qubits.Mais les circuits quantiques ont un vrai if : mesurer un qubit au milieu du circuit et, conditionnellement au résultat classique, appliquer une porte à un autre qubit (p.ex.le if_test de Qiskit appliquant X quand les deux bits mesurés valent 1).Cela exige un fast feedback, et la boucle entière doit tenir dans la fenêtre de cohérence : lecture (readout), propagation du signal vers le haut (~50–100 ns), décision classique, propagation vers le bas (~50–100 ns) et application de la porte (10–50 ns) — des centaines de nanosecondes à quelques microsecondes au total, contre un temps de cohérence de centaines de microsecondes.La lumière ne parcourt qu'environ 30 cm par nanoseconde, si bien que même la longueur des câbles entre dans le budget temporel.Les CPU ordinaires sous système d'exploitation sont non déterministes (ordonnanceurs, interruptions, E/S) : la décision revient donc aux FPGA, dont la logique est synthétisée en circuiterie au timing déterministe — le chemin ADC-vers-FPGA peut démoduler, seuiller et émettre la commande de porte dans le même cycle d'horloge.La mesure des manuels est non destructive, mais la lecture réelle peut détruire l'état : la QND (quantum non-demolition) est une propriété que beaucoup de machines commerciales ne garantissent pas par défaut.Une application simple est le reset actif — mesurer d'abord et, si le qubit n'est pas à 0, le ramener à 0 par une impulsion au lieu d'attendre.

Analogie du quotidien

Une porte CX n'est PAS un if — il n'y a aucune mesure dedans ! Mais les circuits quantiques ont un vrai if : mesurer au milieu et, si le résultat est 1, appliquer une porte à un autre qubit. Le piège, c'est la règle du sablier : un qubit est un sablier, et avant que le sable (la cohérence) ne s'écoule, il faut lire le qubit, envoyer le signal vers le haut, laisser l'ordinateur décider, renvoyer la commande vers le bas et appliquer la porte — tout cela. La lumière ne parcourt qu'environ 30 cm par nanoseconde, donc même la longueur des câbles entre dans le budget. Et c'est un FPGA qui décide, pas un CPU ordinaire, car il faut être rapide de façon déterministe. Le reset actif est l'exemple facile : mesurer d'abord, et si le qubit n'est pas à 0, le repousser vers 0 au lieu d'attendre.
Ancre étymologique : demolition vient du latin de- (« vers le bas ») + moliri (« bâtir, abattre ») — la mesure non-demolition signifie littéralement lire l'état sans l'abattre. Latence vient du latin latere, « être caché » — l'intervalle de temps caché entre cause et effet. Le feedback est la sortie réinjectée en entrée : en quantique, le résultat de mesure choisit la porte suivante. FPGA = Field-Programmable Gate Array — du matériel que l'on recâble comme du logiciel.

Idées reçues fréquentes

  • La mesure des manuels est non destructive — remesurez et vous obtenez la même valeur. Mais la lecture réelle peut être destructive : la valeur est lue correctement, pourtant le qubit ne reste pas forcément dans cet état. La QND (quantum non-demolition) est une propriété que beaucoup de machines commerciales de 2024–2025 ne garantissent PAS par défaut, car une lecture non-QND est plus facile à calibrer.
  • CX n'est pas un if classique — aucune mesure ne s'y produit ; la porte intrique les qubits tandis que l'état du qubit de contrôle reste indéterminé.
  • La mesure en cours de circuit n'est pas gratuite : les erreurs de lecture peuvent envoyer la branche classique dans la mauvaise direction, la boucle de feedback consomme du temps de cohérence, et une lecture non-QND rend difficile la réutilisation du qubit mesuré. Les circuits dynamiques sont puissants mais jamais gratuits.

À retenir

  • Budget de latence : readout + ~50–100 ns de signal montant + décision classique à l'échelle de la nanoseconde (FPGA) + 50–100 ns descendant + 10–50 ns de porte — le tout dans un temps de cohérence de centaines de microsecondes.
  • La lumière parcourt environ 30 cm (à peu près un pied) par nanoseconde — la longueur des câbles fait partie du calcul de synchronisation à la nanoseconde.
  • Ce sont les FPGA, et non les CPU ordinaires, qui prennent la décision de feedback : leur logique est synthétisée en circuiterie au timing déterministe, alors qu'un CPU sous OS ne peut garantir 50 ns.
  • Les circuits dynamiques ont atteint l'échelle utilitaire — une expérience de simulation a réduit les portes à deux qubits de 28 % par pas de Trotter — et le reset actif économise le temps de démarrage en mesurant puis ramenant à 0.

Vérifiez votre compréhension

Qu'est-ce qui distingue fondamentalement une porte CX d'un if classique ?

  1. A.Une porte CX s'exécute plus vite que n'importe quelle instruction de branchement classique
  2. B.Une porte CX ne contient aucune mesure — elle intrique les qubits tandis que l'état du qubit de contrôle reste indéterminé
  3. C.Une porte CX mesure d'abord le qubit de contrôle et ne bascule la cible que si le résultat est 1
  4. D.Une porte CX ne peut être appliquée qu'à la toute fin d'un circuit
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Réponse: B. Une porte CX ne contient aucune mesure — elle intrique les qubits tandis que l'état du qubit de contrôle reste indéterminé

Pourquoi: Un if exige de lire une valeur, mais CX ne contient aucune mesure. Après CX, l'état du qubit de contrôle reste indéterminé ; la cible est simplement intriquée avec lui — pensez entangle(q0, q1), pas if (q0 == 1) flip(q1). Le vrai if quantique est une mesure en cours de circuit suivie d'une porte contrôlée classiquement.

Pourquoi les systèmes de fast feedback utilisent-ils des FPGA plutôt que des CPU ordinaires pour la décision classique ?

  1. A.Les FPGA ont des fréquences d'horloge plus élevées que n'importe quel CPU
  2. B.Les FPGA peuvent stocker plus de données de calibration en mémoire
  3. C.La logique d'un FPGA est synthétisée en circuiterie au timing déterministe à l'échelle de la nanoseconde, alors que les CPU sous OS sont non déterministes (ordonnanceurs, interruptions, E/S)
  4. D.Les CPU ne peuvent pas être physiquement reliés à l'électronique de lecture
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Réponse: C. La logique d'un FPGA est synthétisée en circuiterie au timing déterministe à l'échelle de la nanoseconde, alors que les CPU sous OS sont non déterministes (ordonnanceurs, interruptions, E/S)

Pourquoi: Un CPU sous Windows/macOS/Linux ne peut garantir une décision en ~50 ns : ordonnanceurs, interruptions et E/S rendent son timing non déterministe. Un FPGA n'« exécute pas du code » — sa logique VHDL/Verilog est synthétisée en circuiterie réelle, si bien que le chemin ADC-vers-FPGA peut démoduler, seuiller et émettre la commande de porte dans un cycle d'horloge déterministe.

S’appuie sur

Mesure quantiquePorte CNOT

Dynamic-circuit capability and QND-by-default vendor behavior are current-state claims (2024-2026) and will change; physics of classically-controlled gates itself is standard. Re-verified 2026-07-10: no material drift.

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Ce concept fait partie d’un cursus de 46 niveaux, avec un simulateur interactif et Lumen — un tuteur dont les réponses sont vérifiées avant affichage. Les niveaux 1–5 sont gratuits.

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