중간측정과 Fast Feedback
중간측정(mid-circuit measurement)은 회로가 실행되는 도중에 큐비트를 읽어, 고전 제어 게이트와 동적 회로를 가능하게 합니다 — 양자 컴퓨팅의 진짜 if문입니다.
무슨 뜻인가요
CX 게이트는 if문이 아닙니다 — 측정이 전혀 없고, 두 큐비트를 얽을 뿐입니다.하지만 양자 회로에는 진짜 if문이 있습니다: 회로 중간에 큐비트를 측정하고, 그 고전적 결과에 따라 다른 큐비트에 게이트를 거는 것입니다(예: Qiskit의 if_test로 두 측정값이 모두 1일 때 X 적용).이를 위해서는 fast feedback이 필요하고, 전체 루프가 코히런스 창 안에 들어가야 합니다: 판독(readout), 신호 상행 전파(약 50–100 ns), 고전적 판단, 신호 하행 전파(약 50–100 ns), 게이트 적용(10–50 ns) — 총 수백 나노초에서 수 마이크로초를, 수백 마이크로초의 코히런스 시간 안에 끝내야 합니다.빛은 1나노초에 약 30cm만 이동하므로 케이블 길이까지 타이밍 예산에 들어갑니다.운영체제 위의 일반 CPU는 비결정적이어서(스케줄러·인터럽트·I/O), 판단은 FPGA가 맡습니다 — FPGA의 논리는 회로 자체로 합성되어 결정론적 클럭 사이클 타이밍을 가지며, ADC→FPGA 경로가 같은 클럭 사이클 안에 복조·임계값 판단·게이트 명령 출력을 끝낼 수 있습니다.교과서의 측정은 비파괴적이지만, 실제 판독은 상태를 파괴할 수 있습니다: QND(양자 비파괴) 측정은 다수 상용기가 기본으로 보장하지 않는 속성입니다.쉬운 응용이 액티브 리셋입니다 — 먼저 측정하고, 0이 아니면 기다리는 대신 펄스를 걸어 0으로 되돌립니다.일상 비유
흔한 오해
- 교과서의 측정은 비파괴적입니다 — 다시 측정하면 늘 같은 값이 나오죠. 하지만 실제 판독은 파괴적일 수 있습니다: 값은 올바로 읽어도 큐비트가 그 상태에 머문다는 보장이 없습니다. QND(양자 비파괴)는 2024–2025년 상용기 다수가 기본으로 보장하지 않는 속성입니다 — 비-QND 판독이 보정하기 더 쉽기 때문입니다.
- CX는 고전적 if문이 아닙니다 — 내부에 측정이 없고, 제어 큐비트의 상태가 미정인 채로 두 큐비트를 얽을 뿐입니다.
- 중간측정은 공짜가 아닙니다: 판독 오류가 고전 분기를 잘못된 길로 보낼 수 있고, 피드백 루프가 코히런스 시간을 소모하며, 비-QND 판독이면 측정한 큐비트의 재사용이 어렵습니다. 동적 회로는 강력하지만 결코 공짜가 아닙니다.
핵심 정리
- 지연 예산: 판독 + 신호 상행 약 50–100 ns + 나노초 규모의 고전 판단(FPGA) + 하행 50–100 ns + 게이트 10–50 ns — 이 모두를 수백 마이크로초의 코히런스 안에 끝내야 합니다.
- 빛은 1나노초에 약 30cm(거의 1피트)를 이동합니다 — 케이블 길이도 나노초 동기화 계산의 일부입니다.
- 피드백 판단은 일반 CPU가 아니라 FPGA가 합니다: FPGA 논리는 회로로 합성되어 결정론적 타이밍을 갖지만, OS 위의 CPU는 50 ns를 보장할 수 없습니다.
- 동적 회로는 유틸리티 규모에 도달했고 — 한 시뮬레이션 실험에서 Trotter 단계당 2큐비트 게이트를 28% 줄였습니다 — 액티브 리셋은 측정 후 0으로 되돌려 회로 시작 시간을 아낍니다.
이해했는지 확인해 보세요
CX 게이트가 고전적 if문과 근본적으로 다른 점은 무엇입니까?
- A.CX 게이트는 어떤 고전 분기 명령보다 빠르게 실행된다
- B.CX 게이트에는 측정이 없다 — 제어 큐비트의 상태가 미정인 채로 두 큐비트를 얽는다
- C.CX 게이트는 먼저 제어 큐비트를 측정하고 결과가 1일 때만 대상을 뒤집는다
- D.CX 게이트는 회로의 맨 끝에서만 적용할 수 있다
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정답: B. CX 게이트에는 측정이 없다 — 제어 큐비트의 상태가 미정인 채로 두 큐비트를 얽는다
이유: if문은 값을 읽어야 하지만 CX에는 측정이 전혀 없습니다. CX 후에도 제어 큐비트의 상태는 여전히 미정이고, 대상 큐비트는 그저 얽힐 뿐입니다 — if (q0 == 1) flip(q1)이 아니라 entangle(q0, q1)로 생각해야 합니다. 진짜 양자 if문은 중간측정과 그에 따른 고전 제어 게이트입니다.
Fast feedback 시스템이 고전적 판단에 일반 CPU 대신 FPGA를 쓰는 이유는 무엇입니까?
- A.FPGA는 어떤 CPU보다 클럭 주파수가 높기 때문
- B.FPGA는 메모리에 더 많은 보정 데이터를 저장할 수 있기 때문
- C.FPGA 논리는 회로로 합성되어 결정론적인 나노초 규모 타이밍을 갖는 반면, OS 위의 CPU는 스케줄러·인터럽트·I/O 때문에 비결정적이기 때문
- D.CPU는 판독 전자장치에 물리적으로 연결할 수 없기 때문
정답 보기
정답: C. FPGA 논리는 회로로 합성되어 결정론적인 나노초 규모 타이밍을 갖는 반면, OS 위의 CPU는 스케줄러·인터럽트·I/O 때문에 비결정적이기 때문
이유: Windows/macOS/Linux 위의 CPU는 스케줄러·인터럽트·I/O로 타이밍이 비결정적이라 약 50 ns 안의 판단을 보장할 수 없습니다. FPGA는 코드를 '실행'하지 않고 VHDL/Verilog 논리를 실제 회로로 합성하므로, ADC→FPGA 경로가 결정론적 클럭 사이클 안에 복조·임계값 판단·게이트 명령 출력을 끝낼 수 있습니다.
먼저 알아야 할 개념
Dynamic-circuit capability and QND-by-default vendor behavior are current-state claims (2024-2026) and will change; physics of classically-controlled gates itself is standard. Re-verified 2026-07-10: no material drift.