2026-07-10 기준레벨 4

패스트 피드백과 FPGA

패스트(실시간) 피드백은 측정→판단→행동의 루프를 큐비트의 코히런스 시간 안에 끝내는 것이며, FPGA가 이를 가능하게 하는 결정론적 나노초 고전 로직을 제공합니다.

무슨 뜻인가요

큐비트는 코히런스 시간 동안만 상태를 유지하므로, 실시간 피드백은 그 시간이 다하기 전에 전체 루프를 끝내야 합니다.지연 예산은 다섯 부분입니다: ① 큐비트 읽기(판독 펄스 왕복), ② 신호를 케이블 위로 올려보내기(약 50–100 ns), ③ 고전적 판단(나노초 수준이어야 함), ④ 명령을 다시 내려보내기(약 50–100 ns), ⑤ 게이트 적용(10–50 ns).합계 — 수백 나노초에서 수 마이크로초 — 는 수백 마이크로초의 코히런스 시간보다 훨씬 짧아야 합니다.빛은 1나노초에 약 30 cm만 이동하므로 케이블 길이조차 예산에 들어갑니다.일반 CPU는 ③단계를 제때 보장할 수 없습니다: 운영체제가 인터럽트를 걸고 스케줄링하며 지터를 만들어 최악의 경우 시간이 무한정입니다.FPGA는 애초에 '코드를 실행'하지 않습니다 — 로직이 (VHDL/Verilog로) 회로 자체로 합성되어, ADC의 샘플이 결정론적 클럭 사이클 안에 복조되고 임계값 판정을 거쳐 게이트 명령으로 바뀝니다.가장 단순한 성과가 액티브 리셋입니다: 큐비트를 측정하고 0이 아니면 기다리는 대신 되돌려 놓습니다.오류정정은 근본적으로 이 루프를 요구하며, 2026년 기준 고전 하드웨어의 실시간 오류정정 디코더가 등장하고 있습니다.

일상 비유

큐비트는 모래시계예요 — 모래(코히런스)가 다 떨어지기 전에 다섯 가지를 끝내야 해요: ① 큐비트를 읽고(판독 펄스 왕복), ② 신호를 케이블 위로 올려보내고(50–100 ns), ③ 어떻게 할지 정하고(고전 로직 — 나노초 안에 끝나야 해요), ④ 명령을 다시 내려보내고(50–100 ns), ⑤ 게이트를 걸어요(10–50 ns). 빛은 1나노초에 약 30 cm만 가니까 케이블의 '길이'까지 시간 예산에 들어가요. 일반 CPU는 ③단계를 제때 약속할 수 없어요 — 운영체제가 인터럽트를 걸고, 스케줄링하고, 지터를 만들거든요. FPGA는 아예 '코드를 실행'하지 않아요: 로직이 (VHDL/Verilog로) 회로 그 자체로 합성돼서, ADC의 샘플이 결정론적 클럭 사이클 안에 복조되고 임계값 판정을 거쳐 게이트 명령이 돼요. 가장 단순한 보상이 액티브 리셋이에요 — 측정해서 큐비트가 0이 아니면, 기다리는 대신 밀어서 되돌려 놓는 거죠.
지연(latency)은 라틴어 latere, '숨어 있다'에서 왔습니다 — 원인과 결과 사이에 '숨어 있는 시간 간격'이죠. FPGA는 Field-Programmable Gate Array, '현장에서 하드웨어를 다시 짤 수 있는 칩'입니다. 한국어·일본어·중국어에서 지연은 遲延(遲 더딜 지 + 延 늘일 연), 피드백은 되먹임/饋還 — '출력을 다시 먹여 되돌림'입니다.

흔한 오해

  • 빠른 CPU로는 부족합니다 — 문제는 평균 속도가 아니라 결정론입니다: OS 스케줄러와 인터럽트는 최악의 경우 시간을 무한정으로 만들지만, 피드백은 고정된 나노초 예산 안에 들어가야 합니다.
  • 패스트 피드백은 이국적인 기술이 아닙니다 — 오류정정이 근본적으로 이를 요구합니다(코히런스 안에 디코딩·정정). 그래서 이 분야는 다음 10년을 좌우하는 것이 큐비트 수가 아니라 적응형 제어라고 말합니다.

핵심 정리

  • 지연 예산: 판독 왕복 + 케이블 위로 약 50–100 ns + 나노초 수준의 판단 + 다시 아래로 약 50–100 ns + 10–50 ns의 게이트 — 합계 수백 ns~µs, 코히런스는 수백 µs.
  • 빛은 1나노초에 약 30 cm 이동하므로 케이블 길이조차 시간 예산에 들어갑니다.
  • FPGA는 판단을 소프트웨어가 아니라 (VHDL/Verilog로) 합성된 결정론적 로직으로 구현합니다 — 판단 단계의 사실상 정답입니다.
  • 2026년 기준 고전 하드웨어에서 도는 실시간 오류정정 디코더가 등장하고 있습니다 — 패스트 피드백이 여는 루프가 바로 오류정정이 요구하는 것입니다.

이해했는지 확인해 보세요

데스크톱 운영체제 위의 일반 CPU가 패스트 피드백의 판단 단계에 부적합한 이유는 무엇입니까?

  1. A.평균 클럭 속도가 너무 낮아서
  2. B.아날로그 신호를 받을 수 없어서
  3. C.스케줄러와 인터럽트가 결정론을 깨뜨려 최악의 경우 시간이 무한정이라서
  4. D.불리언 로직을 실행할 수 없어서
정답 보기

정답: C. 스케줄러와 인터럽트가 결정론을 깨뜨려 최악의 경우 시간이 무한정이라서

이유: 문제는 평균 속도가 아니라 결정론입니다: 피드백은 고정된 나노초 예산 안에 들어가야 하는데, OS는 언제든 인터럽트를 걸거나 재스케줄링할 수 있습니다.

케이블을 오르내리는 신호 전파에 편도 약 50–100 ns가 걸립니다. 케이블 길이가 시간 예산에 들어가게 만드는 물리적 사실은 무엇입니까?

  1. A.전기 저항이 케이블을 가열해서
  2. B.빛(그리고 신호)은 1나노초에 약 30 cm만 이동하기 때문에
  3. C.케이블이 양자 정보를 누설해서
  4. D.긴 케이블이 게이트 충실도를 직접 낮춰서
정답 보기

정답: B. 빛(그리고 신호)은 1나노초에 약 30 cm만 이동하기 때문에

이유: 신호는 빛의 속도 언저리로 이동하고, 빛은 1나노초에 약 30 cm를 갑니다 — 그래서 케이블 길이 자체가 나노초 동기화 계산에 들어갑니다.

먼저 알아야 할 개념

중간측정과 Fast Feedback

Latency-budget physics (30 cm/ns) is invariant, but concrete budgets (50-100 ns legs) and FPGA-as-de-facto-answer reflect current-generation control electronics. Strengthened 2026-07-10: first scalable real-time qLDPC decoding reported at ~67 us median (NVIDIA GH200 + Quantinuum Helios, NVIDIA Technical Blog 2025-11-17).

직접 실습으로 배우기

이 개념은 46레벨 커리큘럼의 일부입니다. 인터랙티브 시뮬레이터, 그리고 답변을 표시 전에 검증하는 튜터 Lumen과 함께 배웁니다. 레벨 1–5는 무료입니다.

무료로 시작커리큘럼 보기