Au 2026-07-10Niveau 4

Rétroaction rapide et FPGA

La rétroaction rapide (temps réel) boucle mesure–décision–action à l'intérieur de la fenêtre de cohérence du qubit ; les FPGA fournissent la logique classique déterministe à l'échelle de la nanoseconde qui la rend possible.

Ce que cela signifie

Un qubit ne conserve son état que pendant le temps de cohérence : la rétroaction en temps réel doit donc achever toute la boucle avant qu'il ne s'épuise.Le budget de latence comprend cinq parties : ① lire le qubit (aller-retour de l'impulsion de lecture), ② faire remonter le signal le long des câbles (~50–100 ns), ③ prendre la décision classique (elle doit tenir en nanosecondes), ④ renvoyer la commande vers le bas (~50–100 ns), ⑤ appliquer la porte (10–50 ns).Le total — de quelques centaines de nanosecondes à quelques microsecondes — doit rester très inférieur à des temps de cohérence de quelques centaines de microsecondes.La lumière ne parcourt qu'environ 30 cm par nanoseconde : même la longueur des câbles entre dans le budget.Un CPU ordinaire ne peut pas garantir l'étape ③ à temps : les systèmes d'exploitation interrompent, réordonnancent et introduisent de la gigue, rendant le pire cas non borné.Un FPGA n'« exécute » pas de code : la logique est synthétisée en circuits (via VHDL/Verilog), de sorte que l'échantillon de l'ADC peut être démodulé, seuillé et transformé en commande de porte en un nombre déterministe de cycles d'horloge.Le gain le plus simple est la réinitialisation active : mesurer le qubit et, s'il n'est pas à 0, le repousser au lieu d'attendre.La correction d'erreurs exige fondamentalement cette boucle et, en 2026, des décodeurs de correction d'erreurs en temps réel sur matériel classique font leur apparition.

Analogie du quotidien

Le qubit est un sablier — avant que le sable (la cohérence) ne s'écoule, tu dois faire cinq choses : ① lire le qubit (aller-retour de l'impulsion de lecture), ② faire remonter le signal le long des câbles (50–100 ns), ③ décider quoi faire (logique classique — cela doit tenir en nanosecondes), ④ renvoyer la commande vers le bas (50–100 ns), ⑤ appliquer la porte (10–50 ns). La lumière ne parcourt qu'environ 30 cm par nanoseconde : même la LONGUEUR des câbles entre dans le budget temporel. Un CPU ordinaire ne peut pas promettre l'étape ③ à temps — les systèmes d'exploitation interrompent, réordonnancent, tremblent. Un FPGA n'« exécute » pas de code du tout : la logique est synthétisée DANS les circuits (VHDL/Verilog), si bien que l'échantillon de l'ADC est démodulé, seuillé et transformé en commande de porte en un nombre déterministe de cycles d'horloge. Le gain le plus simple est la réinitialisation active — mesurer, et si le qubit n'est pas à 0, le repousser au lieu d'attendre.
« Latence » vient du latin latere, « être caché » — l'intervalle de temps caché entre cause et effet. FPGA signifie Field-Programmable Gate Array : « une puce dont on peut réécrire le matériel sur le terrain ». En coréen/japonais/chinois, la latence s'écrit 지연 / 遅延 / 迟延 (遲 lent + 延 étirer), et la rétroaction 되먹임 / 饋還 — « redonner la sortie en entrée ».

Idées reçues fréquentes

  • Un CPU rapide ne suffit pas — le problème est le déterminisme, pas la vitesse moyenne : ordonnanceurs et interruptions rendent le pire cas non borné, alors que la rétroaction doit tenir dans un budget fixe en nanosecondes.
  • La rétroaction rapide n'a rien d'exotique — la correction d'erreurs l'exige fondamentalement (décoder et corriger dans la cohérence) ; c'est pourquoi le domaine dit que la prochaine décennie se jouera sur le contrôle adaptatif, pas sur le nombre de qubits.

À retenir

  • Le budget de latence : aller-retour de lecture + ~50–100 ns pour remonter les câbles + une décision en nanosecondes + ~50–100 ns pour redescendre + une porte de 10–50 ns — quelques centaines de ns à quelques µs au total, contre des cohérences de quelques centaines de µs.
  • La lumière parcourt environ 30 cm par nanoseconde : même la longueur des câbles entre dans le budget temporel.
  • Un FPGA réalise la décision sous forme de logique déterministe synthétisée (VHDL/Verilog) plutôt que de logiciel — la réponse de fait pour l'étape de décision.
  • En 2026, des décodeurs de correction d'erreurs en temps réel sur matériel classique font leur apparition — la boucle qu'ouvre la rétroaction rapide est exactement ce que la correction d'erreurs exige.

Vérifiez votre compréhension

Pourquoi un CPU ordinaire sous système d'exploitation de bureau est-il inadapté à l'étape de décision de la rétroaction rapide ?

  1. A.Sa fréquence d'horloge moyenne est trop basse
  2. B.Il ne peut pas recevoir de signaux analogiques
  3. C.Son pire cas temporel est non borné — ordonnanceurs et interruptions détruisent le déterminisme
  4. D.Il ne peut pas exécuter de logique booléenne
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Réponse: C. Son pire cas temporel est non borné — ordonnanceurs et interruptions détruisent le déterminisme

Pourquoi: Le problème est le déterminisme, pas la vitesse moyenne : la rétroaction doit tenir dans un budget fixe en nanosecondes, et un OS peut interrompre ou réordonnancer à tout moment.

La propagation du signal le long des câbles prend environ 50–100 ns par trajet. Quel fait physique sous-jacent fait entrer la longueur des câbles dans le budget temporel ?

  1. A.La résistance électrique chauffe les câbles
  2. B.La lumière (et les signaux) ne parcourent qu'environ 30 cm par nanoseconde
  3. C.Les câbles laissent fuir l'information quantique
  4. D.Des câbles plus longs réduisent directement la fidélité des portes
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Réponse: B. La lumière (et les signaux) ne parcourent qu'environ 30 cm par nanoseconde

Pourquoi: Les signaux voyagent à peu près à la vitesse de la lumière, qui ne couvre qu'environ 30 cm par nanoseconde — la longueur des câbles entre donc elle-même dans l'arithmétique de synchronisation à la nanoseconde.

S’appuie sur

Latency-budget physics (30 cm/ns) is invariant, but concrete budgets (50-100 ns legs) and FPGA-as-de-facto-answer reflect current-generation control electronics. Strengthened 2026-07-10: first scalable real-time qLDPC decoding reported at ~67 us median (NVIDIA GH200 + Quantinuum Helios, NVIDIA Technical Blog 2025-11-17).

Apprendre en pratiquant

Ce concept fait partie d’un cursus de 46 niveaux, avec un simulateur interactif et Lumen — un tuteur dont les réponses sont vérifiées avant affichage. Les niveaux 1–5 sont gratuits.